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ADSP-BF531 / ADSP-BF532 / ADSP-BF533
Serial Peripheral Interface (SPI) Port—Slave Timing
Table 33. Serial Peripheral Interface (SPI) Port—Slave Timing
V DDEXT = 1.8 V
LQFP/PBGA Packages
V DDEXT = 1.8 V
CSP_BGA Package
V DDEXT = 2.5 V/3.3 V
All Packages
Parameter
Min Max Min Max
Min Max
Unit
Timing Requirements
t SPICHS Serial Clock High Period 2 × t SCLK –1.5
2 × t SCLK –1.5
2 × t SCLK –1.5
ns
t SPICLS
t SPICLK
t HDS
Serial Clock Low Period 2 × t SCLK –1.5
Serial Clock Period 4 × t SCLK
Last SCK Edge to SPISS Not Asserted 2 × t SCLK –1.5
2 × t SCLK –1.5
4 × t SCLK
2 × t SCLK –1.5
2 × t SCLK –1.5
4 × t SCLK
2 × t SCLK –1.5
ns
ns
ns
t SPITDS Sequential Transfer Delay 2 × t SCLK –1.5
2 × t SCLK –1.5
2 × t SCLK –1.5
ns
t SDSCI
t SSPID
t HSPID
SPISS Assertion to First SCK Edge 2 × t SCLK –1.5
Data Input Valid to SCK Edge (Data Input Setup) 1.6
SCK Sampling Edge to Data Input Invalid 1.6
2 × t SCLK –1.5
1.6
1.6
2 × t SCLK –1.5
1.6
1.6
ns
ns
ns
Switching Characteristics
t DSOE
t DSDHI
SPISS Assertion to Data Out Active 0
SPISS Deassertion to Data High Impedance 0
10
10
0
0
9
9
0
0
8
8
ns
ns
t DDSPID SCK Edge to Data Out Valid (Data Out Delay)
t HDSPID SCK Edge to Data Out Invalid (Data Out Hold) 0
10
0
10
0
10
ns
ns
SPIxSS
(INPUT)
t SDSCI
t SPICLS
t SPICHS
t SPICLK
t HDS
t SPITDS
SPIxSCK
(INPUT)
t DSOE
t DDSPID
t HDSPID
t DDSPID
t DSDHI
SPIxMISO
(OUTPUT)
CPHA = 1
SPIxMOSI
(INPUT)
t SSPID
t HSPID
t DSOE
t HDSPID
t DDSPID
t DSDHI
SPIxMISO
(OUTPUT)
CPHA = 0
t SSPID
t HSPID
SPIxMOSI
(INPUT)
Figure 28. Serial Peripheral Interface (SPI) Port—Slave Timing
Rev. I
|
Page 39 of 64 |
August 2013
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